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ModelSim仿真器的主要特点以及用法解析

ModelSim是工业界最优秀的说话仿真器,它供给最友好的调试情况,是作FPGAASIC设计的RTL级和门级电路仿真的首选。它支持PC和UNIX、LINUX平台,是单一内核支持VHDL和Verilog混杂仿真的仿真器。它采纳直接优化的编译技巧、Tcl/Tk技巧、和单一内核仿真,编译仿真速率业界最快,编译的代码与平台无关,便于保护IP核,具有个性化的图形界面和用户接口,为用户加快调试供给强有力的手段。周全支持VHDL和Verilog说话的IEEE 标准,以及IEEE VITAL 1076.4-95 标准,支持C说话功能调用, C的模型,基于SWIFT的SmartModel逻辑模型和硬件模型。

ModelSim支持RTL仿真,门级仿真,时序仿真:

主要特征:

*采纳直接编译布局,编译仿真速率最快;

*单一内核无缝地进行VHDL和Verilog混杂仿真;

*与机械和版本无关,便于数据移植和库掩护;

*与机械无关的编译代码编于保护和使用IP;

*简单易用和富厚的图形用户界面,快速周全调试;

*Tcl/Tk用户可定制仿真器;

*完全支持VHDL/Verilog国际标准,完全支持Verilog 2001;

*支持浩繁的ASIC和FPGA厂家库;

*集成的Performance Analyzer赞助阐发机能瓶颈,加速仿真;

*机动的履行模式,Debug模式可以进行高效的调试,效率模式大年夜幅度前进仿真速率。

*加强的代码覆盖率功能Code Coverage,能申报出Statement 、Branch、Condition、

* Expression、Toggle、Fsm等多种覆盖率环境,进一步前进了测试的完备性;

*同一波形窗口可以显示多组波形,并且能进行多种模式的波形对照(Wave Compare);

*先辈的Signal Spy功能,可以方便地造访VHDL 或者 VHDL 和Verilog 混杂设计中的下层模块的旌旗灯号,便于设计调试;

*支持加密IP;

*集成的 C调试器,支持 用C 说话完成测试平台和模块;支持64位的OS;

ModelSim用户界面:

ModelSim设计流程:

ModelSim Coverage验证:

ModelSim Dataflow窗口:

QuestaSim是第一个基于标准的单核验证引擎,集成了一个HDL模拟器,一个约束求解器,一个判断引擎,功能覆盖,以及一个通用的用户界面。

主要特征:

*内建单内核仿真器支持SystemVerilog、Verilog、VHDL、PSL以及SystemC

*内建约束说冥器支持Constrained-Random勉励天生,以实现Testbench-AutomaTIon;

*支持基于PSL,SystemVerilog说话断言的功能验证,支持业界最闻名的0-In Checkware 断言库功能验证

*集成化支持功能覆盖率反省与阐发

*高机能的RTL和Gate-Level仿真速率

*支持用SystemVerilog和SystemC实现高层次Testbench设计与调试

*高机能集成化的混杂说话调试情况加速对混杂验证说话;(SystemVerilog,SystemC,PSL,VHDL,Verilog)的交叉调试与阐发

*基于标准的办理规划能支持所有的流程,便于保护验证上的投资

*供给最高性价比的功能验证办理规划

Questa AFV供给真正的混杂说话验证

Questa AFV因此混杂说话流程 (Mixed Language Flow) 为目标的单核心验证办理规划,

它同时支持SystemVerilog、VHDL、PSL和SystemC,使设计职员能够选择最相宜的说话。

除此之外,与SystemVerilog验证能力的慎密贯穿毗连,并将其用于受限随机

(Constrainedrandom)测试平台的孕育发生以及功能覆盖率的验证也对VHDL应用者大年夜有好处。

QuestaSim用户界面与ModelSim类似,敕令也完全兼容。

QuestaSim Coverage反省:

QuestaSim DPI Use Flow:

责任编辑;zl

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